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基本步骤例程实现
第一次写博客，也是第一次使用vivado，自己也在学习之中，欢迎大家的评论啊！
基本步骤
一、新建工程 分频，进行任意的M分频 `timescale 1ns / 1ps module div( input clk , output reg clk_out ); reg [7:0] cnt =8'd0; reg clk_out=0; parameter M=8; always @ (posedge clk) begin if (cnt==M-1) begin clk_out=~clk_out; cnt=0; end else begin clk_out=0; cnt=cnt+1'd1; end end endmodule激励 module div_sim; reg clk; wire clk_out; div czq(clk,clk_out); initial begin clk=0; forever #10 clk=~clk; end endmodule |
二、选择工程路径及命名 
三、一路next到下图，确定芯片的型号 
四、添加源文件 
五、RTL分析 
方法：选择下图的RTL分析下的Schematic
六、仿真 添加源文件，编写激励 
方法：选择左侧的仿真分析即可（前提是代码没问题） 
【本文地址】
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